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高速PCB設計伝送線路効果問題についての4点対応
2022-06-20
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Author:ipcb      Share

高速PCBの設計過程では、伝送路効果があるため、いくつかの信号完全性の問題を招くことがありますが、どのように対応しますか。ここでは4つのポイントを共有します。

 

1.キーネットワークケーブルの引き廻し長さを厳しく製御する

 

設計に高速ジャンプのエッジがある場合は、PCBボードに伝送線効果があるという問題を考慮しなければなりません。現在一般的に使用されている高クロック週波数の高速集積回路チップには、さらにこのような問題があります。

 

この問題を解決するには、CMOSまたはTTL回路を採用して設計する場合、動作週波数は10 MHz未満で、配線長は7インチ以下でなければなりません。動作週波数は50 MHzで配線長は1.5インチ以下でなければなりません。動作周波数が75 MHz以上の場合は、配線長は1インチにする必要があります。GaAsチップに対する配線長は0.3インチでなければなりません。この基準を超えると伝送路の問題があります。

 

2.ラインオフのトポロジー構造を合理的に計画する

 

伝送路効果を解決するもう一つの方法は、正しい配線経路と終端トポロジーを選択することです。引き廻しのトポロジー構造とは、1本のネットワーク線の配線順序及び配線構造を指します。高速ロジックデバイスを使用する場合、引き廻し分岐長が短い限り、エッジが急速に変化する信号は信号主幹引き廻し線の分岐引き廻し線によって歪まれます。

 

通常、PCBの引き廻しには、デイジーチェーン配線(Daisy Chain)とスター(Star)分布の2つの基本トポロジー構造が採用されています。

 

デイジーチェーン配線(Daisy Chain)については、配線は駆動端から順に各受信端に至ります。直列抵抗を使用して信号特性を変更する場合は、直列抵抗の位置は駆動端に近いはずです。引き廻し線の高調波幹渉を製御する面では、デイジーチェーン引き廻し効果があります。しかし、このような引き廻し方式の布通率は、100%布通しにくいです。実際の設計では、デイジーチェーン配線における分岐長をできるだけ短くし、安全な長さ値は次のとおりです。

 

Stub Delay <= Trt *0.1

 

メモ:Trtは応答時間です

 

例えば、高速TTL回路における分岐端の長さは1.5インチ未満でなければなりません。このトポロジー構造が占有する配線空間は小さく、単一の抵抗整合で終わることができます。しかし、このような引き廻し構造は、異なる信号受信側での信号の受信を非同期化します。

 

スタートポロジ構造は、クロック信号の非同期問題を効菓的に回避することができますが、密度の高いPCBボード上で手作業で配線を完了するのは非常に困難です。自動配線器を採用するのは星型配線を完成する方法です。各分岐には終端抵抗が必要です。終端抵抗のインピーダンス値は接続線の特徴インピーダンスと一緻しなければなりません。これは手動で計算することもできますし、CADツールを通じて特徴インピーダンス値と終端整合抵抗値を計算することもできます。

 

上の2つの例では簡単な端末抵抗が使用されていますが、実際にはより複雑なマッチング端末を選択して使用することができます。オプションはRCマッチング端末です。RCマッチング端末は電力消費を減らすことができますが、信号動作が安定している場合にのみ使用できます。この方式はクロック線信号に対して整合処理を行うのに適しています。その欠点は、RCマッチング端末における容量が信号の形状と伝播速度に影響を与える可能性があります。

 

直列抵抗整合端末は追加の電力消費は発生しませんが、信号の伝送を遅くします。この方式は、時間遅延の影響が少ないバス駆動回路に用いられます。直列抵抗整合端末の利点は、プレート上のデバイスの使用数と配線密度を減らすことができることにもあります。

 

1つの方法は、整合端末を分離することであり、この方法では、整合要素は受信端の近くに配置される必要があります。その利点は、信号を引き下げることがなく、ノイズを避けることができることです。典型的にはTTL入力信号(ACTHCTFAST)に用いられます。

 

また、終端整合抵抗のパッケージ型式と実装型式についても考慮しなければなりません。通常、SMD表面実装抵抗はスルーホール素子よりも低いインダクタンスを有するため、SMDパッケージ素子はとなる。通常の直挿抵抗を選択する場合は、垂直方式と水平方式の2つのインストール方法があります。

 

垂直実装方式では抵抗の1本の実装ピンが短く、抵抗と回路基板間の熱抵抗を減らすことができ、抵抗の熱を空気中に放出しやすくすることができます。しかし、長い垂直実装は抵抗のインダクタンスを増加させます。水平実装方式は実装が低いため、より低いインダクタンスを持っています。しかし、過熱した抵抗はドリフトし、悪い場合は抵抗が開放となり、PCBの引き廻し終了マッチングが失効し、潜在的な失敗要素となります。

 

3.電磁幹渉を抑製する方法

 

信号整合性の問題をうまく解決することで、PCBボードの電磁互換性(EMC)が改善されます。その中で非常に重要なのはPCBボードに良い接地があることを保証することです。複雑な設計に対して信号層を採用して地線層を配置するのは非常に有効な方法です。また、回路基板の外層信号の密度を減少させることも電磁放射を減少させる良い方法であり、この方法は「表面積層」技術「Build-up」設計を採用してPCBを作成して実現することができます。表面積層は、通常のプロセスPCB上に薄い絶縁層とこれらの層を貫通するためのマイクロホールとの組み合わせによって実現され、抵抗と容量は表層の下に埋めることができ、単位面積当たりの引き廻し密度は2倍近く増加するため、PCBの体積を下げることができます。PCB面積の縮小は走線のトポロジー構造に大きな影響を与え、これは縮小した電流回路、縮小した分岐走線長を意味し、電磁放射は電流回路の面積に近似しています。同時に小体積特徴は高密度ピンパッケージデバイスが使用できることを意味し、これにより配線長が低下し、電流回路が減少し、電磁互換特性が向上します。

 

4.その他の採用可能な技術

 

集積回路チップの電源上の電圧が瞬時にオーバーシュートするのを減らすために、集積回路チップにデカップリング容量を追加しなければなりません。これにより、電源上のバリの影響を効果的に除去し、プリント基板上の電源ループの放射線を低減することができます。

 

デカップリング容量が電源層に接続されているのではなく、集積回路の電源ピンに直接接続されている場合、その滑らかなバリの効果があります。これは、いくつかのデバイスソケットにデカップリング容量が付いている理由であり、一部のデバイスはデカップリング容量がデバイスからの距離が十分に小さいことを要求しています。高速かつ高消費電力のデバイスは、電源電圧の瞬時のオーバーシュートを減らすためにできるだけ一緒に置く必要があります。電源層がなければ、長い電源配線は信号と回路の間にループを形成し、放射源と誘導しやすい回路になります。

 

引き廻し線が同じネットワーク線や他の引き廻し線を通らないループを構成する場合を開ループと呼びます。ループが同じネットワークラインの他の引き廻し線を通ると、閉ループを構成します。どちらの場合もアンテナ効菓(ワイヤアンテナとループアンテナ)を形成します。アンテナは対外的にEMI放射を発生し、同時に自身も敏感な回路です。閉ループは、生成される放射線が閉ループ面積にほぼ比例するため、考慮しなければならない問題です。

 

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