PCB技術 - PCB設計にて、誘電率（Dk）とキャパシタンスの関係

回路図には現れないけれど、基板のパフォーマンスを左右する巨大な勢力。それが「寄生キャパシタンス」です。そして、このキャパシタンスを裏で操っているのが、基板材料の特性である誘電率（Dk: Dielectric Constant）です。



そもそも、なぜキャパシタンスが生まれるのか？

PCB基板は、構造的に見れば巨大なコンデンサの塊です。信号線（銅箔）があり、絶縁体（プリプレグやコア）があり、その下にリファレンスプレーン（GND層）がある。この「導体－絶縁体－導体」というサンドイッチ構造こそが、キャパシタンスを発生させる装置そのものです。



ここで登場するのが誘電率（Dk）です。誘電率とは、簡単に言えば「その材料がどれだけ電気を蓄えやすいか」を示す指標。真空の誘電率を 1としたとき、一般的なFR-4材料は 4.2 〜 4.7 程度の値を持ちます。つまり、空気中よりも4倍以上もキャパシタンスが発生しやすい環境に、私たちの信号は流れているのです。

図　多層基板



高速信号における「誘電率」の二面性

「キャパシタンスが増える」と聞くと、多くの設計者は「信号がなまる（立ち上がりが遅くなる）」というネガティブな印象を持つでしょう。確かにその通りです。



しかし、誘電率の影響はそれだけではありません。

1.インピーダンスへの直撃: 信号線のインピーダンス（Z_0）を計算する際、誘電率は分母側に位置します。つまり、誘電率が高くなるとインピーダンスは下がり、誘電率が低くなるとインピーダンスは上がります。材料の在庫状況によって「少し厚みの違うプリプレグに変更したい」というメーカーからのEQ（Engineering Query）が届くことがありますが、それはこのバランスを再調整するためなのです。

2.信号の速度（伝搬遅延）: 信号が基板上を伝わる速度は、光速を誘電率の平方根（$\sqrt{Dk}$）で割った値になります。誘電率が高い材料を使うほど、信号は「重たい泥の中を泳ぐ」ように遅くなります。等長配線（Length Matching）を完璧にしても、層によって使用している材料のDkが異なれば、実はタイミングがズレてしまうという落とし穴があります。



「ちょうどいい誘電率」は存在するのか？

最近のトレンドである「低誘電率（Low-Dk）材」は、高速伝送には理想的です。信号の損失（誘電正接：Df）も小さく、キレの良い波形を実現できます。しかし、すべてをLow-Dk材にすれば解決かというと、そう甘くはありません。



Low-Dk材は一般的に高価であり、かつ製造プロセス（プレス条件やドリル加工）がデリケートです。また、電源供給網（PDN）の観点から見れば、電源層と地層の間のキャパシタンスはある程度大きい方が、デカップリング効果が得られ、ノイズ抑制に有利に働くケースもあります。



現場で直面する「Dkの変動」という現実

データシートに書かれている誘電率は、あくまで特定の周波数における「公称値」です。実際には、信号の周波数が高くなればDkは変化しますし、基板内のガラスクロスの密度（グラスウィーブ効果）によっても局所的に変動します。



私たちがEQ処理や設計レビューで「この材料でインピーダンス整合が取れるか？」を確認するのは、机上の計算と工場の実力値のギャップを埋める作業に他なりません。例えば、冒頭のメールにあった「プリプレグの厚み調整」は、誘電率の微差を厚みでカバーし、目標のキャパシタンス（インピーダンス）に無理やり着地させるための、プロの現場の知恵なのです。